imec 最新路線圖：Scaling and Stacking to 2041

2026 年 5 月，imec 新任 CEO Patrick Vandenameele 在 ITF World 2026 大會上發佈了最新的邏輯晶片產業路線圖。這張路線圖從今天的「2 奈米節點」一路畫到 2041 年的「2 埃節點」，橫跨電晶體架構、光刻技術、供電方式、3D 堆疊和封裝互連五個維度。它是整個晶片產業的導航圖，也是我們理解未來 15 年技術走向的最佳窗口。

節點名字別太當真

路線圖最上面一行排列著一連串節點名稱：N2、A14、A10、A7、A5、A3、A2。從「奈米」跨入「埃」的時代，聽起來很震撼，但首先要打破一個常見迷思——N2 並不意味著晶片上有任何結構真的只有 2 奈米那麼小。節點名稱早就脫離了實際物理尺寸，本質上只是一個代際標記，每一步代表密度、性能和能效的綜合提升。

那什麼數字才真正有意義？答案是三個：CPP（接觸閘極間距）、Cell Height（標準單元高度）和 Metal Pitch（金屬線間距）。CPP 衡量的是相鄰電晶體閘極之間的距離，從 N2 的 48 奈米縮小到 A3 的 39 奈米。Cell Height 則是標準邏輯單元的縱向尺寸，從 N2 的大約 132 奈米縮到 A3 的 50 奈米左右——接近 3 倍的壓縮。兩者相乘就是單個標準單元的面積，直接決定了晶片的電晶體密度。Metal Pitch 從 22 奈米縮到 12 至 16 奈米，反映了佈線密度的提升，也預示著需要什麼級別的光刻技術來實現它。這些才是真正在矽片上量得出來的硬指標。

電晶體的三次進化

晶片的本質是開關。幾百億個微型開關——也就是電晶體——通過精密的佈線網路互相連接，靠著「開」和「關」來處理一切數位資訊。一個優秀的電晶體需要做到三件事：打開時讓盡可能多的電流通過，關閉時漏電盡可能少，以及開關速度盡可能快。正是對這三個指標的不斷追求，驅動了電晶體架構一代又一代的演進。

第一次躍遷發生在 2012 年前後。從 14 奈米節點開始，產業從平面電晶體跳到了 FinFET。所謂 FinFET，就是把原來平躺的矽通道豎起來變成一個「鰭片」，讓閘極從只蓋住頂部變成三面包裹。電流控制更精準了，漏電顯著減少了。FinFET 統治了整個 2010 年代和 2020 年代前半段，是過去十多年晶片進步的基石。但鰭片不能無限加高，彼此也不能無限靠近——電氣干擾終究會變得不可接受。

第二次躍遷是 GAA 奈米片，也就是「全環繞閘極」架構。做法很直覺：把豎直的鰭片拆開，變成一摞水平堆疊的薄片，閘極就能從四面把通道完全包住。漏電進一步降低，驅動電流更大，而且設計師獲得了新的自由度——可以通過調節奈米片的寬窄來靈活平衡性能和功耗。這是今天量產中最先進的電晶體架構，imec 預計它將從 N2 一路服役到 A10。

第三次躍遷是 CFET——互補場效應電晶體。CFET 在奈米片的基礎上再疊一層，把 NMOS 和 PMOS 上下堆在一起，等於在一個鰭片的位置放了兩個電晶體。Intel 的實驗數據顯示，CFET 可以把邏輯電路面積縮小 30% 到 50%。imec 預計 CFET 將從 A7 節點（大約 2030 年代初）開始導入，一直延續到 A2。路線圖上還畫出了三種 CFET 的變體：單片式、鍵合式、以及使用 2D 材料（如二硫化鉬 MoS₂）的 CFET。到 CFET 時代，軌道數將壓縮到驚人的 3 軌。

光刻：從 0.33 到 0.75，三代 EUV

光刻是把設計圖案「印」到矽片上的核心製程，也是決定每一代節點能否實現的關鍵瓶頸。路線圖上展示了 ASML 極紫外（EUV）光刻的三代演進。

目前的主力是 0.33NA EUV，使用 13.5 奈米波長的極紫外光，數值孔徑 0.33，成像解析度 13 奈米，是從 7 奈米到今天所有先進節點背後的功臣。下一代是 0.55NA 的 High-NA EUV，單次曝光解析度可達 8 奈米。2025 年 12 月，第二代 EXE:5200B 在 Intel 俄勒岡工廠通過了驗收測試，成為業界首台商用 High-NA EUV 設備。

再往後是 0.75NA 的 Hyper-NA。從 0.55 再跳到 0.75，將進一步推動光刻成像能力的極限。目前還處於概念和早期研發階段，但它已經被正式納入產業路線圖。

背面供電：最被低估的革命

今天的晶片，電力是從正面（頂部）輸送的。電力線路需要穿越十五層甚至更多的金屬佈線，才能到達最底層的電晶體。這不僅佔用了寶貴的晶片面積，還在漫長的傳輸路徑中損耗能量。

背面供電把這個邏輯完全翻轉：電力從晶片的背面通過矽通孔（TSV）直接到達電晶體。正面因此被釋放出來，可以全部用於高密度的訊號互連，電晶體密度隨之提升。同時，更短的供電路徑意味著更低的功耗和更好的性能。

兩家巨頭的實現路徑不同。Intel 的 PowerVia 連接的是電晶體的接觸層，而台積電的 Super Power Rail 直接連到電晶體的源極和汲極——製造難度更高，但擴展性也更好。

CMOS 2.0：晶片不再是一塊平板

CMOS 2.0 是 imec 給後 2030 時代起的名字，描述的是一個根本性的架構轉變：片上系統不再是一塊單一的晶片，而是由多個功能層垂直堆疊而成的立體結構。最密集的邏輯用最先進的製程來做，快取用另一種更適合的製程，I/O 和電源管理再用另一種。它們通過晶圓鍵合連接成一個整體。核心理念是把最好的製程留給真正需要它的部分，其餘各取所需——這既是技術邏輯，也是經濟邏輯。

中介層的蛻變：從走線板到智慧層

今天的 AI 加速器晶片坐在一個被動矽中介層上，功能很單一：在計算晶片和記憶體堆疊之間傳遞訊號。但路線圖顯示，這塊中介層正在每一代節點上獲得新的能力，逐步蛻變為一個主動的功能層。從 A14 節點開始加入 IGZO 電晶體，到 A10 節點光子介面登場，到 A5 將 L2 快取、嵌入式 DRAM 和電壓調節器全部搬上中介層，到 A2 整個中介層成為一個功能完備的主動智慧平台。

數字能說明一切。中介層上的儲存密度從 N2 時代的大約 40 Mb/mm²，增長到 A2 時代的 300 Mb/mm²，提升 7.5 倍。帶寬的躍升更加驚人：中介層上的 L2 帶寬從 A14 的 0.01 TB/s/mm²，猛增到 A2 的 2 TB/s/mm²——200 倍的提升。因為今天 AI 加速器的真正瓶頸不是算力，而是餵數據的速度。把高帶寬快取搬到中介層上，距離邏輯晶片只有毫米之遙，延遲和每位元能耗都能降低一個數量級。這就是「記憶體牆」正在被逐層拆解的過程。

看見全局

這張路線圖最有力量的地方在於，它讓我們清楚地看到：推動晶片持續進步不是某一項技術的單點突破，而是電晶體架構、光刻、供電、材料、儲存、封裝這些維度的同步演進。缺了哪一環都走不下去。

2035 年的晶片將是堆疊體。計算層、快取層、I/O 層各司其職，垂直拼接。它們之間的矽中介層不再只是一塊走線板，而是內建了光子通訊、嵌入式快取和電壓調節的主動智慧平台。從奈米到埃，這個產業最讓人敬畏的不是某一項具體的技術突破，而是一個事實：未來 20 年的工程概念儲備已經就位。這是屬於半導體產業的黃金時代。