從 2D 到 3D，從 DDR 到 HBM，一篇文章讀懂 DRAM 產業正在發生的革命。
一、一個躺在沙發上的靈感：DRAM 的誕生
1960 年代中期，電腦的記憶主要依賴磁芯儲存器——體積龐大、價格昂貴、每一個位元都需要一顆小小的磁性環穿在銅線上。隨著 MOS 電晶體技術的興起，人們開始嘗試用半導體晶片來替代磁芯。當時 IBM 的研究員們正在開發一種六電晶體的 MOS 儲存單元，雖然方向是對的，但設計仍然過於複雜。
轉折發生在一個普通的晚上。IBM 研究員 Robert Dennard 躺在家中的沙發上，回想著同事們白天的技術演示，一個念頭突然閃過：能不能只用一個電晶體來儲存一個位元？他設想用一個微型電容來保存電荷——電容充電代表「1」，放電代表「0」——再用一個電晶體作為開關來控制讀寫。電容中的電荷會隨時間緩慢洩漏，因此需要周期性地「刷新」——這就是「動態」二字的由來。1968 年，Dennard 和 IBM 獲得了這項技術的專利。1970 年，Intel 基於類似原理開發出了第一款 1 千位元的商用 DRAM 晶片，磁芯儲存器幾乎在一夜之間被淘汰。
Dennard 對半導體產業的貢獻不僅僅是 DRAM。他在 1974 年發表的論文中提出了著名的 Dennard 縮放定律：當電晶體尺寸縮小時，其功率密度保持不變——電壓和電流按比例降低，使得晶片可以在更高的頻率下運行而不會過熱。這條定律與摩爾定律相輔相成，共同驅動了半導體產業長達 30 年的黃金增長期，直到 2005 年前後因漏電流問題而開始失效。Dennard 因其開創性貢獻獲得了 2009 年 IEEE 榮譽勳章。他曾說過一句被廣泛引用的話：「縮放終有盡頭，但創造力沒有。」
二、一個電容加一個開關：DRAM 的工作原理
理解 DRAM 的革命，需要先理解它的工作原理。DRAM 的每個儲存單元由一個電晶體（T）和一個電容（C）組成，稱為 1T1C 結構。電容像一個微型蓄水池，通過充放電來表示數據的「1」和「0」。電晶體則是蓄水池的閥門，控制數據的讀入和寫出。
但電容有一個天生的缺陷：它會漏電。一個滿充的電容（比如 1 伏特，代表邏輯「1」）會隨著時間逐漸放電——0.8 伏、0.7 伏、0.6 伏——當電壓降到某個閾值（比如 0.5 伏）以下時，系統就無法分辨這個單元存的到底是「1」還是「0」。JEDEC 標準規定，DRAM 必須在 64 毫秒內完成一次刷新，確保數據不會丟失。這就是 DRAM 被稱為「動態」儲存器的原因：它需要持續消耗能量來維持記憶。
刷新過程依賴於一個精巧的正回饋機制。兩條互補位線（BL 和 BLB）通過兩個反相器連接，初始都被設置在 0.5 伏的不穩定平衡點。當字線（WL）啟動、電晶體開關打開時，電容中殘餘的電荷流入位線，使其電壓略微上升到 0.5 伏以上。這個微小的偏差通過正回饋被迅速放大：0.6/0.4、0.7/0.3……直到兩條位線完全分化為 1/0。然後系統利用位線上恢復的滿電壓重新給電容充電，完成一次刷新。讀取操作本質上與刷新相同，只是在回饋穩定後讀出位線上的電壓值。寫入則更簡單：直接把目標電壓加到位線上，打開電晶體，給電容充電或放電即可。
三、從 26 奈米到 sub-10 奈米：DRAM 的物理結構
了解了原理，再來看看 DRAM 在矽片上實際長什麼樣。現代 DRAM 的 1T1C 單元中，位線連接到電晶體的源極，電容通過插塞連接到汲極，字線則嵌入溝槽型閘極結構中。位線和字線互相垂直排列。電容採用核殼設計——外殼是一層金屬板，內芯是另一層金屬板，中間填充高介電常數（high-k）材料以在最小的體積內儲存盡可能多的電荷。
Samsung 的 26 奈米節點 DRAM 的 TEM 截面圖清晰地展示了這種結構：電容高聳在電晶體上方，金屬層位於電容之上；在更高倍率下可以看到單條位線和多條平行字線的截面；電容的橫向截面呈現出多層套筒結構——TiN 層作為金屬板與 SiGe 結合，介電材料由 ZrO 和 AlZrO 的高介電常數堆疊組成。這種多層設計在不增加物理佔地面積的前提下最大化了電容值，同時通過緩衝層改善可靠性、減少漏電。
四、為什麼 DRAM 需要一場革命？
上述 1T1C 結構在過去幾十年裡運轉良好。每一代製程縮小電晶體和電容的尺寸，在同樣面積的矽片上塞進更多儲存單元，DRAM 的密度就這樣一路攀升。但到了 2020 年前後，情況開始發生變化。當 DRAM 製程推進到 D1C 節點（約 11 奈米）之後，繼續縮小的技術障礙變得異常陡峭。
傳統 DRAM 採用 6F² 佈局——每個單元佔據六個最小特徵尺寸的平方面積。電容需要維持足夠的電荷來保存數據，但當物理尺寸縮到極限時，電荷儲存量就不夠了。與此同時，電晶體間距越來越窄，漏電流急劇上升，數據保持時間持續惡化。
縮放過程中還有一個常被忽視的瓶頸：互連金屬。隨著尺寸縮小，金屬線的電阻率急劇上升，由互連引起的 RC 延遲開始限制 DRAM 的工作頻率。傳統的鎢（W）字線在極小尺寸下電阻太高。鉬（Mo）被認為是下一代字線金屬——它在縮小尺寸下的電阻率低於鎢，熱穩定性也更好。但在更極端的尺寸下，釕（Ru）由於極低的電子平均自由程而表現更優。位線方面，在鎢中引入石墨烯襯墊已被證明可以通過促進更大晶粒的形成來改善電阻率，而 Ru 因其優異的抗氧化性正成為下一代位線的最有力候選者。
NAND 快閃記憶體十年前就遇到了類似困境，它的解決方案是「向上建樓」——3D NAND 通過垂直堆疊儲存層實現了密度的指數級增長，如今已堆到 300 層以上。但 DRAM 的 3D 化遠比 NAND 困難：每個儲存單元都需要一個高性能電容，而電容的三維堆疊在製造工藝上一直是難題。然而，AI 的爆發式增長讓這個問題變得不能再拖了。
五、4F² 和垂直電晶體：告別平面時代
DRAM 革命的第一步是重新設計儲存單元的基本結構。新的 4F² 佈局將單元面積壓縮了約三分之一。實現它需要一項關鍵的架構變革：垂直通道電晶體（VCT）。在 VCT 架構中，電晶體的導電通道垂直豎立，電容堆疊在電晶體上方。這種立體化設計不僅縮小了平面佔地面積，還為後續 3D 堆疊鋪平了道路。
2026 年初，Samsung 率先在其 10a 製程（首個 sub-10nm DRAM 節點，線寬約 9.5 至 9.7 奈米）上跑通了 4F² 加 VCT 結構的功能晶片。Samsung 的方案採用了 IGZO 作為通道材料替代傳統矽，利用 IGZO 極低的漏電流特性來延長數據保持時間。外圍電路在另一片晶圓上單獨製造，再通過晶圓級混合鍵合（Hybrid Bonding）拼接在一起——PUC（Peri-Under-Cell）架構。按計劃，10a 將在 2026 年內完成開發，2027 年品質測試，2028 年正式量產。
全球五大 DRAM 廠都在推進自己的 4F² 方案。Micron 選擇矽通道加釕字線，計劃雙層堆疊。SK hynix 採用背閘 VCT。Kioxia 提出 OCTRAM（Cell-on-Cap），將儲存單元倒置在電容上方，同樣使用 IGZO 通道。中國的 CXMT 走單片集成（Monolithic）路線——不做晶圓鍵合，在同一片晶圓上完成所有製造步驟，在成本和產能控制上有獨特優勢。
